1. 为什么 FPGA 需要电源排序？#

FPGA 内部由核心逻辑（Core）、输入/输出接口（I/O）、辅助电路（Aux）及收发器（Transceiver）组成。

• 防止闩锁（Latch-up）：如果不按顺序上电，内部二极管结构可能因电压差产生寄生电流，导致器件烧毁。
• 控制浪涌电流：同时启动所有电源轨会产生巨大的瞬时冲击电流，可能触发上级电源的过流保护（OCP）。
• 确定的逻辑状态：正确的排序可确保 I/O 引脚在系统启动期间处于高阻态，避免向下游设备发送错误的控制信号。

2. 方案一：基于 PGOOD 与 EN 引脚的简单级联#

这是成本最低的“链式”排序方案。

• 实现逻辑：将第一级电源（如 Core 电源）的 PGOOD 引脚连接到第二级电源（如辅助电源）的 EN 引脚。
• 优点：无需额外控制芯片，电路极简。
• 缺点：
• 延时不可控：电源上升时间受负载电容影响。
• 无掉电排序：关机时各轨同时下降，无法实现反向排序。
• 稳定性弱：温度漂移可能导致 PGOOD 触发点偏移，引起系统启动抖动。

3. 方案二：使用专用重置（Reset）IC 进行排序#

相比简单的级联，重置 IC 引入了精确的电压阈值监控。

• 实现逻辑：重置 IC 监控前一级电压，当达到设定阈值（如额定电压的 95%）时，经过固定的延时（由外部电容设置）后释放下一级的使能信号。
• 优点：具备精密基准电压，抗干扰能力强。
• 缺点：灵活性差，硬件电路一旦成型，延时难以调整，且通常仅支持单向上电排序。

4. 方案三：模拟上/下电源排序器（Analog Sequencer）#

这是工业应用中最平衡的选择，能够支持复杂的“上电正序，掉电反序”。

• 工作机制：排序器具有多个开漏输出（Open-drain）。当 EN 信号拉高时，排序器按照预设时间间隔（Step Time）依次释放标志位；当 EN 拉低时，它会按照完全相反的顺序关闭电源。
• 优点：
• 支持级联以扩展更多通道。
• 提供精确的掉电时序控制（Down-sequencing），满足高端 FPGA 对辅助电压晚于核心电压关闭的要求。

5. 方案四：数字系统健康监控器（基于 PMBus）#

针对高端计算平台或多片 FPGA 系统，采用 UCD90120A 等数字控制器是最佳方案。

• 高度可配置：通过 I2C/PMBus 接口，开发人员可以在专用 GUI 软件中设置每路电源的启动时间、爬升斜率（Slew Rate）及相互依赖关系。
• 实时监控：除了排序，还能监控电压、电流和温度。如果某一路检测到异常（Fault），可以设置联动关断，保护昂贵的 FPGA。
• 黑匣子功能：在系统失效时记录各轨状态，辅助故障溯源。

6. FPGA 厂商的典型排序准则#

以 Xilinx UltraScale 或 Altera Stratix 系列为例，通用的上电逻辑通常遵循：

1. VCCINT（核心电源）：最先上电，建立逻辑基础。
2. VCCAUX（辅助电源）：通常随后上电。
3. VCCO（I/O 电源）：最后上电，以防在内部逻辑未稳定前驱动输出。 掉电顺序通常与上述顺序完全相反。

7. 结论#

FPGA 电源排序方案的选择应与系统价值和复杂度相匹配：

• 简单原型/消费类应用：可采用级联或重置 IC。
• 工业/医疗设备：推荐使用模拟上下电排序器。
• 通信基站/数据中心：数字监控器是确保长期可靠性与维护性的必然选择。